媒介

国民技术微节造器内置最多四个高级 12 位 ADC  (取决于产品系列) ，拥有校准职能，用于提高环境前提 变动时的 ADC 精度。

在涉及模数转换的利用中，  ADC 精度会影响整体的系统质量和效能。为了提高此精度，必须相识与 ADC 有关的误差以及影响它们的参数。 ADC 精度不仅取决于 ADC 机能和职能，还取决于 ADC 周围的整体应 用设计。

此利用笔记旨在援手用户相识 ADC 误差，并诠释若何提高 ADC 精度。它分为三个重要部门：

? ADC 内部结构的简述，援手用户相识 ADC 操作和有关的 ADC 参数

? 诠释与 ADC 设计和表部 ADC 参数(例如表部硬件设计)有关的ADC 误差的分歧类型和起源

? 关于若何使这些误差最幼化的建议，侧重于硬件和软件步骤

1 SAR 型 ADC 简介 1.1 SAR ADC 根基道理

  SAR 型 ADC，即逐次逼近型 ADC，选取的是屡次比力的方式来获得最终的输出了局分辨率通常为 8 位至20 位，拥有低功耗、幼尺寸等特点。

图1.1.1 SAR ADC工作道理模型

国民技术微节造器中内置的ADC使用SAR  (逐次逼近)  准则，分多步执行转换。转换步骤数蹬宗ADC转 换器中的位数。每个步骤均由ADC时钟驱动。每个ADC时钟从了局到输出产生一位。 ADC的内部设计基于切换电容技术。下图是以10位ADC为例的SAR切换电容的数字输出根基道理图。

图1.1.2 SAR ADC设计电路模型

2、ADC 误差成分

2.1 环境导致的 ADC 精度误差

2.1.1 参考电压噪声/误差

   VDDA 仿照电源作被用作为 ADC 参考电压(VREF+ )，而仿照信号电压采集是以参考电压最为基准， 因而 VDDA 仿照参考上的任何噪声城市导致转换后的数字值变动。硬件设计要求 VDD 与 VDDA 直连，VDD 电源 的质量会影响 ADC 采样精度。

   例如， 当参考电压为 3.3V  (VDD = VDDA = VREF+ ) ，采集不变仿照信号 1V ，保障软件配置切合要求， 转换后的了局为：

(1/3.3) × 4095 = 0x04D9

但是， 当 VDD 电源的峰间出现 10mv 的颠簸时，转换了局为：

(1/3.34) × 4095 = 0x04CA

误差 = 0x4D9 – 0x4CA = 15 LSB

除了能够选择 VDDA 仿照电源作为参考电压， 部门型号也能够选择参考电压为内部 VREF ，内部参考电压 的自身误差也会导致转换后的数字值变动。

例如， 选择内部参考电压为 2.4V  (N32G03X 系列) ，采集不变仿照信号 1V ，保障软件配置切合要求且 参考电压维持不变， 转换后的了局为：

(1/2.4) × 4095 = 0x06AA

内部参考电压误差在 2%以内，推算最大比例误差， 转换了局为：

(1/2.4) × 4095 ×   (1-2%) = 0x0688

误差 = 0x06AA - 0x0688 = 34 LSB

2.1.2 仿照输入信号噪声

   电气设备(例如电机、电源线) 会在仿照信号上产生噪声，这些幼而高频的信号变动呈此刻采样功夫内， 会导致转换数字值出现较大的误差。

   例如， 当参考电压为 3.3V  (VDD = VDDA = VREF+ ) ，采集不变仿照信号 1V ，保障软件配置切合要求， 转换后的了局为：

(1/3.3) × 4095 = 0x04D9

但是， 当仿照信号的峰间出现 10mv 的颠簸在采样功夫内时， 转换了局为：

(1．01/3.3) × 4095 = 0x04E5

误差 = 0x4E5 – 0x4D9 = 12 LSB

2.1.3 仿照信号输入阻抗的影响

   仿照信号和芯片引脚之间的阻抗或串联电阻， 会影响流入引脚的电流而导致采样电压出现变动。仿照信号 是通过电阻为 RADC 的开关节造内部采样电容 (CADC )的充电， 当增长其和芯片引脚之间的阻抗 RAIN 后，维持 电容充电所需功夫会耽搁。

图 2.1.3.1 SAR ADC 采样等效电路模型

采样过程中开关关合，采样电容上面的电压等效成一个一阶 RC 成立， 成立功夫常数 T=(RIN+RADC)*CADC

图 2.1.3.2 SAR ADC 采样精度和信号阻抗模型

表 2.1.3.1 SAR ADC 采样成立功夫常数

CADC 的有效充电收 RADC + RAIN 节造，充电功夫常量为 tc =    (RADC + RAIN ) × CADC 。若是采样功夫短于通 过 RADC + RAIN 将 CADC 充斥电的功夫,则 ADC 转换的数字值会幼于现实值。    

2.1.4 I/O 引脚串扰

由于 I/O 之间的电容耦合，在切换 I/O 或者相邻数字端口存在高频翻转信号可能会在 ADC 的仿照输入信 号中产生一些噪声。 通常距离很近或交叉的 PCB 走线 I/O 端口也会产生串扰在仿照信号上。

PCB 走线上与仿照输入走线交叉的数字走线可能会影响仿照信号。

PCB 仿照参考地与数字参考地没有隔离也可能会影响仿照信号。

图 2.1.4.1 I/O 串扰的影响成效

2.1.5 仿照信号电压超过领域

   仿照 I/O 端口输入低于-0.2V 电压或者高于 VDD 电压，会导致内部仿照输入通路导通，负压情况下会拉低 其他仿照 I/O 的采样数字值，高于 VDD 时，会拉高其他仿照 I/O 的采样数字值。

2.2 软件谬误配置

2.2.1 时钟配置不合理

ADC 时钟源分为工作时钟源、 采样时钟源和计不断钟源。

■ 工作时钟为 HCLK，重要用于接见寄放器

■ 采样时钟为 ADC_CLK ，ADC_CLK 有两个源(HCLK 的吩斓或 PLL 的吩斓) ， HCLK 吩斓与系统是同步时钟， PLL 的吩斓与系统是异步时钟， 用同步时钟的益处是在触发 ADC 响应触发时，没 有不确定性，用 PLL 的吩斓时钟的益处是能够独立处置 ADC 的工作时钟， 不会影响到挂在 HCLK   的其他
？

■ 计数时钟可所以 HSI 和 HSE ，重要用于内部实时， 在 RCC 配置中，频率大幼必须配置成 1MHZ　三个 ADC 时钟在分歧系列下，必要凭据产品主频和时钟限度做合理配置，任何超出时钟限度或达不大要 求的频率配置， 城市导致转换数字值出现误差。

2.2.2 采样周期参数选择不合理

ADC 必要凭据仿照输入信号的驱动能力来选择软件采样维持功夫， 仿照信号和芯片 I/O 之间的阻抗越  大，所需采样功夫越长。选择采样功夫偏幼，高阻抗输入的采集信号不能在采样功夫内充斥 CADC ，导致转换 的数字值偏幼。

３、 若何获取高精度采样数据

3.1 将表部环境对 ADC 精度的误差最幼化

3.1.1 参考电压噪声/误差最幼化

     ?　VDDA 做参考电压

不推荐 ADC 参考源选择内部参考电压，由于其自身存在的误差无律例避及芯片个别差距性， 无法得出精 度高的采样数据。建议 ADC 参考源选择表部参考电压 VDDA 或 VREF+。

    ?　表部 VREF 噪声屏蔽

为提高转换精度，能够给 ADC 有一个独立的电源供给，它能够被单独滤波和屏蔽以不受 PCB 噪音的干 扰，一个独立的 VDDA 引脚给 ADC 供电， VSSA 引脚提供一个隔离的接地输入。

建议在电源线和地线之间衔接拥有良好高频个性的电容。也就是说，应在靠近电源的地位装置一个 0.1 ?F 和一个 1 ?F 的去耦电容，详情可参考数据手册。

3.1.2 仿照输入信号噪声解除

  ?　   均匀步骤

　　均匀值滤波能够通过软件方式对仿照输入屡次采样，筛掉最大值和最幼值， 取剩下了局的均值。当仿照电 压不频仍变动时，此技巧有助于解除仿照输入上的噪声。

通过软件滤波的方式，能够削减输入信号噪声对转换了局的滋扰， 但不会解除误差。

  ?　  增长表部滤波器

　　仿照信号输入通路增长表部 RC 滤波器以解除高频噪声， 丈量输入信号噪声，拔取相宜的阻容参数， 截至 频率 fc 刚好高于所涉频率领域的低通滤波器就足以限度噪声和混叠。

　　增长表部 RC 滤波器固然能够解除噪声， 但也会对 ADC 的采样速度造成影响，这种情况下， 需加长仿照 信号的采样周期，具体推算可参考第 3.2.2 节的采样功夫匹配。

3.1.3 仿照信号输入阻抗影响最幼化

    ?　减幼输入阻抗

仿照信号到芯片采样电路端的阻抗越幼， CADC 所需功夫也会越幼， 这种情况下就能实现高速 ADC 采样。 采样不变的仿照信号，衔接通路上不要衔接 RC 器件。

    ?　采样功夫匹配

仿照信号串联电阻维持电压不变，则必要匹配相宜的采样周期，阻抗越大， 采样周期越长。例如，采样内 部通路电压，通路上的阻抗无法丈量，设计仿真其阻抗总体偏大， 选择采样周期则必要更长一点(参考 SDK   中 ADC 温度传感器的采样周期) ，不然转换出来的了局会偏幼。

凭据输入阻抗匹配采样功夫，具体推算可参考第 3.2.2 节的采样功夫匹配。

3.1.4 I/O 引脚串扰最幼化

  ?　  削减相邻 I/O 滋扰

仿照信号输入的相邻 I/O，不能出现高频翻转信号。进行电路设计与 I/O 职能选择时，仿照通路相邻通路 最好不要选择高速通讯职能。

   ?　    PCB 走线优化

仿照信号到 I/O 的 PCB 走线，秉承就近准则， 距离越短， 滋扰越幼，转换的了局越真实靠得住。

若对 ADC 的采样速度要求较高， 必要做对地隔离， 同时在仿照 I/O 与相邻端口铺地隔离。也能够在输入 信号走线基层全层铺地， 例如三层板结构，第一层走仿照信号，第二次铺地，第三层为其他信号走线层。这种 情况能最大水平做到隔离噪声滋扰。

图 3.1.4. 1 I/O 削减串扰的影响成效

3.1.5 仿照信号输入电压节造

  ?　  输入电压节造-0.2V~VDD

在使用某一 ADC 通路时，不能在其它未使用的 ADC 采样通路施加负压(好比-0.33V)，  若是施加了此 负电压，会导致正常采样的 ADC 通路电压被拉低，导致读取的数据禁绝。

在使用某一 ADC 通路时，不能在其它未使用的 ADC 采样通路施加高压(大于 VDD 电压) ，若是施加了 此高电压， 会导致正常采样的 ADC 通路电压被拉高，导致读取的数据禁绝。

3.2 软件正确配置

3.2.1 ADC 时钟配置

ADC 必要三个时钟， 工作时钟、采样时钟和计数时钟，在进行软件配置时， 三个配置都必要进行正确配 置，不然会影响转换的数字值。

  ?　  工作时钟

这是接见寄放器的时钟， ADC 表设挂载在 HCLK 总线上， 所以分歧系列的 MCU 配置 ADC 工作时钟的软 件操作一样，以库函数操作为例：

N32G45x：

 1. RCC_EnableAHBPeriphClk(RCC_AHB_PERIPH_ADC1 | RCC_AHB_PERIPH_ADC2 | RCC_AHB_PERIPH_ADC3 | RCC_A     HB_PERIPH_ADC4,  ENABLE);

N32G43x/N32L40x/N32L43x:

 1.  RCC_EnableAHBPeriphClk(RCC_AHB_PERIPH_ADC, ENABLE);

N32G03x:

 1. RCC_EnableAHBPeriphClk(RCC_AHB_PERIPH_ADC, ENABLE);

  ?　  采样时钟

ADC_CLK 为 ADC 的采样时钟， ADC_CLK 有两个源(HCLK 的吩斓或 PLL 的吩斓)， HCLK 吩斓与 系统是同步时钟， PLL 的吩斓与系统是异步时钟， 用同步时钟的益处是在触发 ADC 响应触发时，没有不确定 性，用 PLL 的吩斓时钟的益处是能够独立处置 ADC 的工作时钟，不会影响到挂在 HCLK 的其他
？。

N32G45x：该系列工作主频最高为144MHZ，可配置PLL  作为采样时钟源，最高可到72MHz ，支持吩斓 1,2,4,6,8,10,12,16,32,64,128,256 。可配置 AHB_CLK 作为采样时钟源，  最高可到 72MHz ，  支持吩斓    1,2,4,6,8,10,12,16,32。

以库函数配置为例， 当系统主频大于 72MHZ 时， ADC_CLK 必须至少 2 吩斓。

1. ADC_ConfigClk(ADC_CTRL3_CKMOD_AHB,RCC_ADCHCLK_DIV2);  AHB_CLK 作为采样时钟源

1. ADC_ConfigClk(ADC_CTRL3_CKMOD_PLL,RCC_ADCPLLCLK_DIV2);  PLL 作为采样时钟源

N32G43x/N32L43x：该系列工作主频最高为 108MHZ，可配置 PLL 作为采样时钟源，  最高可到 72MHz， 支持吩斓1,2,4,6,8,10,12,16,32,64,128,256
？膳渲 AHB_CLK 作为采样时钟源，  最高可到 72MHz ，  支持吩斓 1,2,4,6,8,10,12,16,32。

以库函数配置为例， 当系统主频大于 72MHZ 时， ADC_CLK 必须至少 2 吩斓。

1. ADC_ConfigClk(ADC_CTRL3_CKMOD_PLL,RCC_ADCPLLCLK_DIV2);  PLL 作为采样时钟源

1. ADC_ConfigClk(ADC_CTRL3_CKMOD_AHB, RCC_ADCHCLK_DIV2);  AHB_CLK 作为采样时钟源

N32L40x：该系列工作主频最高为 64MHZ，可配置 PLL 作为采样时钟源，  最高可到 64MHz ，  支持吩斓 1,2,4,6,8,10,12,16,32,64,128,256
？膳渲 AHB_CLK 作为采样时钟源，  最高可到 64MHz ， 支持吩斓 1,2,4,6,8,10,12,16,32。

以库函数配置为例， 当系统主频最大 64MHZ ，ADC_CLK 至少能够 1 吩斓。

 1. ADC_ConfigClk(ADC_CTRL3_CKMOD_AHB, RCC_ADCHCLK_DIV1);  AHB_CLK 作为采样时钟源

1. ADC_ConfigClk(ADC_CTRL3_CKMOD_PLL,RCC_ADCPLLCLK_DIV1);  PLL 作为采样时钟源

N32G03x：该系列工作主频最高为 48MHZ，可配置 PLL 作为采样时钟源，  最高可到 18MHz ，  支持吩斓 1,2,4,6,8,10,12,16,32,64,128,256
？膳渲 AHB_CLK 作为采样时钟源，  最高可到 18MHz ，  支持吩斓        1,2,4,6,8,10,12,16,32。

以库函数配置为例， 当系统主频最大 18MHZ 且为 48MHZ 时， ADC_CLK 至少能够3 吩斓。

 1. ADC_ConfigClk(ADC_CTRL3_CKMOD_AHB, RCC_ADCHCLK_DIV3);  AHB_CLK 作为采样时钟源 

2. ADC_ConfigClk(ADC_CTRL3_CKMOD_PLL,RCC_ADCPLLCLK_DIV3);  PLL 作为采样时钟源

  ?　 计数时钟

ADC_1MCLK 用于内部计时职能，在 RCC 中配置，频率大幼必须配置成 1M
Ｄ芄谎≡ HSE 或 HSI 作为 计数时钟源，需凭据时钟源的主频， 配置吩斓比后为 1M 时钟。

以库函数为例， 时钟源默以为 8MHZ ，则软件配置应该为：

 1. RCC_ConfigAdc1mClk(RCC_ADC1MCLK_SRC_HSI, RCC_ADC1MCLK_DIV8); HSI 为 8MHZ 

 1. RCC_ConfigAdc1mClk(RCC_ADC1MCLK_SRC_HSE, RCC_ADC1MCLK_DIV8); HSE 为 8MHZ

进行 ADC 的软件配置过程中， 必要保障三个时钟配置切合用户手册要求， 异常配置会导致出现采样转换 数字值异常情况。

3.2.2 采样周期匹配

匹共同理的采样周期能提高 ADC 采样精度，使其在 ADC 最高机能下获取精准的采样转换数字值。 

  ?　  转换速度推算

ADC 使 用若 干 个 ADC_CLK 周 期 对 输 入 电 压 采 样 ，  采 样 周期 数 目 可 以 通 过寄放器中更改。 每个通路能够别离用分歧的功夫采样。总转换功夫如下推算：

TCONV = 采样功夫+ 量化周期

采样功夫能够通过软件配置，量化转换周期是固定值， N32G45x/N32G43x/N32L4xx 系列的量化周期为 12.5 个周期，N32G03x 系列的量化周期为 12 个周期。

分歧系列的 ADC 最高采样速度有区别，N32G45x 最高采样速度(采样+量化) 为 5MSPS,

N32G43x/N32L4xx 系列的仿照输入通路分急剧和慢速，急剧通路最高采样率为 5MSPS ，慢速为 3MSPS ，具体 引脚可参考用户手册。N32G03x 的最高采样速度为 1MSPS。

以 N32G45x 系列举例， 配置 ADC_CLK 为 72MHZ ，软件设置采样周期 1.5 ，凭据上面公式推算： ADC 采样速度 = 72 /  (1.5 + 12.5) = 5.14 MSPS

  ?　  阻抗匹配

为了获取更精准的丈量了局， 必要选择相宜的采样周期及通路输入阻抗， 其最大RAIN 推算公式为： RAIN  <

 ? RADC 。Ts ：软件中配置的采样周期数， 此为数值；fADC ：ADC 的采样时钟，可参考章节

3.2.1 ；CADC ：5pF  (N32G45x/N32G43x/N32L4xx)、 13pF  (N32G03x 系列) ,推算时必要换算为 F(法拉)单元； ln(2N+2) ：N 暗示 ADC 的转换位数为 12；RADC ：70Ω(N32G45x 系列)、 200Ω(N32G43x/N32L4xx 急剧通 路) 、500Ω(N32G43x/N32L4xx 慢速通路)、 1500Ω (N32G03x 系列) 。用户在进行推算时必要把稳单元的 换算。具体参数可参考各系列数据手册。

以 N32G45x 系列举例， ADC 采样时钟为 72MHZ ，表部仿照信号输入阻抗为 1000Ω，为匹配相宜的采样 周期应该若何推算：

RAIN  <                      Ts                             ? RADC

　　　　72000000×5×10?12 ×ln(212+2)

推算出，TS >  3.7 ,软件配置采样周期必要大于 3.7。

3.2.3 采样值均匀

此步骤的道理是提高 ADC 精度但降低 ADC 转换速度。若是被测仿照信号产生不不变的 ADC 值，则能够 通过对一组值进行均匀来获得给定输入信号的均匀值。通过选择适当数量的待均匀样本执行均匀。此数量取决 于必要的精度、最低转换速度和其他 ADC 误差水平(若是另一种误差对 ADC 精杜仔更大影响，则增长均匀 值数量不影响总丈量精。

3.2.4 ADC 高低电和校准

     ?　ADC 高低电

ADC 上电时，用户必须期待 PowerUp 过程实现能力够进入下一步的操作，能够通过查问 RDY 确认 是否上电实现。 ADC 下电时，用户必须期待 PowerDown 过程实现能力够进行下一步操作，能够通过查问 PDRDY 确认是否下电实现。

　?　    ADC 校准

每次 ADC 时上电时， 最好执行 ADC 校准作为， 保障准换数字值正确。有的系列 ADC 拥有校准自动装载 职能， 能够鄙人次电前装载第一次的校准值， 削减了 ADC 校准作为。

当仿照参考电压为 VDDA 时， VDD 供电为干电池等亏损性电源，可在每次采样前都进行 ADC 校准。

3.2.5 通路切换

?　  第一次采样

软件配置 ADC 时，第一次配置完通路采样周期和转换挨次且未起头触发转换时， CADC 会有一个注入电流 的过程，因而第一挨次的转换通路采样转换功夫会大于软件配置功夫， 后面的采样功夫切合软件配置。

?　  通路切换

在进行采通路的切换时， CADC 会有一个先放电再充电的过程，因而仿照输入通路上的阻抗越幼，放电和 充电的速度就会越快，采样维持所需功夫就会越短。同时切换通路也会占用 3 个 ADC 工作时钟。     

?　  仿照引脚悬空

仿照引脚处于悬空状态时，进行采样维持就无法进行一个放电过程，此刻采集到的电压仍是上一通路对 CADC 的充电电压。

４、 结论

此利用笔记描述重要的 ADC 误差， 以及尽可能削减 Nations ADC 误差和获得最佳 ADC 精度的方 法和利用设计准则。

步骤的选择取决于利用要求，并且总是在速度、精度、足够的推算能力和设计拓扑之间进行平衡。